一项由中国联合研究团队开展的开创性研究揭示了一种方法，该方法可将半导体光刻工艺（芯片制造的关键步骤）中的缺陷减少高达99%。研究人员利用冷冻电子断层扫描（cryo-ET）技术，首次可视化了反复出现的制造缺陷的微观成因，从而为更可靠、更经济高效的芯片生产铺平了道路。
研究成果于 9 月 30 日发表在《Nature Communications》期刊上，由北京大学彭海琳教授领衔，并与清华大学和香港大学团队合作完成。
兼容现有产线的解决方案
彭教授表示，该方法与现有半导体制造设备完全兼容，可将12英寸晶圆上的光刻缺陷减少99%，从而显著降低成本。光刻是将电路图案转移到硅晶圆上的工艺，是芯片制造中最关键的环节之一。
该工艺首先在晶圆上涂覆光刻胶（一种感光涂层）。光刻机通过掩模投射紫外光或极紫外光，使光刻胶曝光，随后进行显影步骤，通过化学处理显现出预期的电路图案。最后这一步骤尤其容易出现缺陷。
彭教授解释说： “在显影过程中，溶解的光刻胶分子会重新附着并缠结，形成颗粒，这些颗粒会重新沉积到敏感的电路图案上。”这些缺陷被称为“桥接”错误，对于现代芯片来说可能是灾难性的，尤其是在工艺节点缩小到5纳米的情况下。在一片12英寸的晶圆上，缺陷数量可能超过6600个——远远超出大规模生产可接受的限度。
冻结分子运动揭示隐藏缺陷
为了理解并缓解这些问题，研究团队将低温电子断层扫描技术（cryo-ET）引入半导体研究领域。在完成标准光刻步骤后，含有光刻胶的显影液薄层被迅速冷冻至-175°C，有效地将分子结构“锁定”在原位。随后，通过多角度成像，可以对光刻胶聚合物的原始状态进行三维重建。
这种方法表明，约70%的聚合物吸附在气液界面，而不是溶解在显影液中。这些链形成松散的缠结，聚集形成尺寸为30-40纳米的颗粒，这些颗粒在冲洗过程中重新沉积，从而造成缺陷。
缺陷减少的双管齐下策略
基于这些洞见，研究人员设计了兼容现有产线的双路径方案：
- 抑制纠缠：轻微提高曝光后烘烤（PEB）温度，可在源头减少聚合物纠缠，避免形成大体积聚集体。
- 优化显影：通过调整显影液流动方式，确保气液界面的聚合物被彻底清除，避免其重新沉积到晶圆表面。
测试结果证实，这些优化措施可消除 12 英寸晶圆上超过 99% 的图形缺陷，且具有高可靠性与重复性。
对半导体制造的意义
彭海琳表示，除了光刻技术之外，低温电子断层扫描技术（cryo-ET）有望彻底改变芯片制造的质量控制，为先进节点上的蚀刻、湿法清洗和其他工艺提供深入的洞察。通过直接观察分子尺度的相互作用，半导体制造商可以优化生产步骤、减少缺陷并提高良率。
随着芯片制造商不断追求更小的几何尺寸和更严格的公差，这种基于低温电子断层扫描的方法为实现近乎完美的微影技术和更稳健、更具成本效益的半导体生产提供了一条有希望的途径。
